課程大綱

課程資訊
學年期 Semester	1142	課程代碼 Course Code	EE5424701
課程名稱 Course Title	邏輯合成與驗證 Logic Synthesis and Verification
學分數 Credits	3	選必修 Required/Elective	選修 /半學年
上課時間教室 Time/Location	M2(IB-607) M3(IB-607) M4(IB-607)
先修課程 Prerequisite(s)
授課教師 Lecturer	陳勇志 Yung-Chih Chen
專業核心能力 Core Professional Competencies	■電機領域之專業知識。 ■資料蒐集、研讀、整理、策劃、設計、系統整合及執行專題研究之能力 ■創新思考及獨立解決問題之能力

以下課程內容資料由授課教師提供
課程相關網址 Course Website	http://國立臺灣科技大學數位學習平台
課程宗旨 Objective of The Course	邏輯合成是將高階硬體描述轉換成最佳化邏輯電路的過程，其是電子設計自動化前段流程中的重要步驟。本課程除了介紹傳統邏輯合成的重要技術，更著重於新穎的邏輯合成與驗證技術，以及相關新興主題。此外，學生將學會如何使用ABC:A System for Sequential Synthesis and Verification工具來實作邏輯合成與驗證，以及如何在此工具平台上開發新功能。
課程大綱 Outline of Lectures	(1). 邏輯合成與驗證概論 (2). 布林函數表示法 (3). 傳統邏輯合成 i. 二階層邏輯簡化 ii. 多階層邏輯合成 (4). 新穎邏輯合成與驗證技術 (5). 新興技術之邏輯合成
教科書 Textbook	Electronic Design Automation: Synthesis, Verification, and Test / Laung-Terng Wang, Yao-Wen Chang, and Kwang-Ting Cheng/ MK, 2009
參考書目 References	Logic Synthesis and Verification Algorithms / Gary D. Hachtel and Fabio Somenzi / Springer / 2006 Logic Synthesis and Verification / Soha Hassoun and Tsutomu Sasao / Springer / 2002 Advanced Techniques in Logic Synthesis, Optimizations and Applications / Sunil P. Khatri and Kanupriya Gulati / Springer / 2010 New Data Structures and Algorithms for Logic Synthesis and Verification / Luca Gaetano Amaru / Springer / 2016
修課學生須知 Notice of course enrollment	Digital Logic Design
評量方式 Grading	Homework 30% Midterm Exam 30% Final Exam 30% Literature Survey 10%
備註說明 Note